半導体進化の主軸に躍り出た「パッケージ技術」

半導体のさらなる技術の進化とビジネスの成長に向けて、「パッケージ技術」の重要性が急激に高まっています。スマートフォンや生成AI関連の演算処理を実行するサーバーなどに搭載する半導体チップは、高度なパッケージ技術を導入しないと作れなくなりました。期待が高まっている背景と、技術開発の動きを解説します。
 

あらゆる産業の競争力の源泉となり、デジタル社会を支え、経済安全保障の観点からの重要性も高まってきている半導体――。その開発力と生産力が国力そのものとみなされる、戦略物資になりました。

半導体技術というと、ウエハー上に微細回路パターンを形成する技術を思い浮かべる人が多いことでしょう。前工程と呼ばれるこうした微細加工技術はもちろん重要です。しかし、パターン形成したチップが完成しても、そのままでは利用することができません。応用機器中に組み込んで安定的にチップの機能を活用するためには、チップをパッケージの中に封止して利用する必要があります（図1）。回路パターン形成後のチップをパッケージに封止する工程などのことを後工程と呼びます。
 

図1　どんなに高度で価値ある半導体チップも、パッケージに封止しないと使えない
写真中の黒い四角の大型部品が半導体集積回路であり、その内部に格納されているチップを覆う表層材および端子などで構成されている部分がパッケージ
 

近年までの半導体の後工程技術は、必要不可欠な技術ではあるのですが、付加価値を創出する度合いが前工程やその前の設計に比べると低いとみなされがちでした。ところが直近では、後工程の領域で多様な技術革新が起こり、半導体チップに新たな観点からの価値向上をもたらす技術と見られるようになりました。

そればかりか、前工程での技術の進化には同時に後工程での高度な技術の投入が必須になったり、革新的後工程を適用することを前提としたチップ設計が行われるようになってきました。半導体技術を論じる上で、パッケージを含む後工程は、もはや中核技術と呼べる存在になったと言えます。
 

現在のように半導体技術の中核とみなされるようになる以前から、パッケージ技術は重要で多様な役割を担っていました。そして、パッケージに求められる機能を実現するためには、電気・電子的な知見だけでなく、機械、熱、化学、電磁気、放射線など多角的な知見が必要でした。まず、従来のパッケージ技術が果たしてきた役割を紹介したいと思います。
 

パッケージにはチップを外部環境から保護する役割があります。半導体チップは、極めてデリケートな工業製品です。振動や衝撃など機械的刺激や、空気中の水分やほこりといった化学的汚染、光や磁気、自然界にある微小な放射線などの物理的刺激によって、簡単に故障、劣化、誤動作してしまいます。こうしたチップにとって厳しい外部環境に直接晒されることのないようにして、長期にわたって安定的に機能できるように保護します。

また、電気・電子機器中に組み込む半導体チップを実装するプリント基板上の配線と、チップ内部の配線のスケールの違いを埋める役割もあります。プリント基板上の配線の幅は、信号線ではデジタル回路で約0.2mm、アナログ回路で約0.5mm、電源線や接地線は1〜3mmであり、大電流向けではさらに太くなります。要するにミリ単位です。一方、チップ上の配線は、10nm世代のチップの場合、最も細い部分で約20nm、最も太い最上位層でも500nmであり、ミクロンからナノ単位になっています。そのため、チップ内と外部回路の間にはスケールに大きな違いがあり、そこをパッケージ内の配線で補間・調整することで電気的に接続することが可能になります。

さらに、チップ動作時に発生する熱を外部に逃して、チップ内の素子が安定動作できる状態を維持する役割もあります。半導体素子や配線には一定の電気抵抗があり、電流が流れることで発熱します。そして、集積度の高いチップでは高密度で発熱する素子などが密集するため莫大な発熱量となります。一般に、一般的な半導体チップの動作限界温度は集積回路では約100℃とされていますが、何の放熱対策も施さずに動作させると、温度上昇によって素子動作が阻害されるまで温度が上がってしまいます。外部環境につながるパッケージ内の配線を利用して放熱し、さらにヒートシンクなど放熱構造、適切な放熱材料を導入することで安定動作する状態を維持することができます。

さらに、プリント基板上への容易かつ確実な実装・結線の実現と、使用環境での長期にわたる結線状態の維持も重要な役割です。自動実装機などで扱いやすい形状にし、リフローなど多端子を一括接続できる結線用端子（リードフレームやはんだボールなど）を用意します。この他にも、機械的振動や温度変化によるパッケージとプリント基板の熱膨張差などを端子で吸収して、結線状態を維持して信頼性を高めるといった役割も果たします。
 

冒頭で述べた通り、近年、半導体の価値向上や技術を進化させていくうえで、パッケージ技術の技術革新に対する期待が急激に高まり、新たな役割が期待されるようになりました（図2）。その背景には、複合的な要因があります。
 

図2　これまでパッケージ技術が果たしてきた役割と、これから期待される新たな役割
 

まず、これまでの半導体チップの微細化に頼った進化が、技術的・経済的に限界に近づいてきたことがあります。従来、半導体の進化は、主に前工程での回路の微細化によって実現されてきたと言えます。半導体産業の初期には、微細加工技術が進化によって、「デナード則」と呼ばれるスケーリングの効果に関する法則にしたがって、チップの動作周波数・集積度・消費電力・コストのいずれも同時に改善されていきました。これが微細化の世代が進むにつれて、同時改善できる項目が徐々に減っていき、今では、トランジスタの集積度が約2年で2倍のペースで高まる「ムーアの法則」を維持することも困難になってきました。しかも、近い将来、素子の微細化が原子レベルに近づき、微細化以外の性能向上手段が必要になりつつあります。そこで、チップの微細化事情とは直接関係しないパッケージ技術に、チップの性能向上や価値向上を担う役割が期待されています。

近年の最先端微細加工技術は技術的難易度が極めて高く、しかも工程数も増大の一途をたどっているため、量産時の歩留まりを採算が取れるレベルにまで高めることが困難になってきています。そして、最先端微細加工技術を適用しながら、一定の歩留まりでチップを製造するためには、後述する「チップレット」と呼ばれる後工程に関係する技術の適用が必須になってきています。

こうした背景から、微細化以外の半導体チップの性能や価値を高めるための機軸として、さらには微細化に伴う課題を解消する手段として、伸び代が残るパッケージなど後工程での技術革新に期待がかけられているのです。
 

また、多様なブロックやコアを集積してシステムレベルの機能・性能を高めるシステムソリューションの重要性が高まっていることも、パッケージ技術の役割が広がる大きな理由になっています。

近年では、スマートフォンやパソコンなどの頭脳部であるプロセッサを、かつては単機能をイメージさせる「CPU」と呼んでいましたが、直近ではSoC（System on Chip）と呼ぶ例が増えています。一般に、電気・電子システムは、プロセッサやメモリー、特定機能の専用チップ、インタフェース、アナログ回路、電源、センサーなど多種多様な半導体チップを組み合わせて構成されています。それぞれの機能を個別に実現する単機能チップを集めて、プリント基板上で回路を構成し、システムレベルの機能・性能を実現することもできます。ただし近年、特定応用のシステムに必要な機能をあらかじめ集積したSoCを利用する例が増えているのです。

その理由はいくつかあります。チップ間の配線が性能・信頼性の向上や消費電力削減の阻害要因になりつつあること、応用機器の小型化・軽量化の価値が高まっていること、プリント基板上での実装コストが高まっていることなどが挙がります。さらに、あらゆる産業・業種で「デジタルトランスフォーメーション（DX）」の取り組みが進められ、システム設計に関する専門的な知識がなくても新しい機器を開発できる使い勝手に優れたソリューションが求められるようになった点も要因の１つです。

SoCは、多機能を１つのチップ（モノリシック）に集積した半導体製品であり、機能間の配線を短縮・最適化することで、高性能化や低消費電力化を実現できます。しかし必ずしも、多様な機能を集積する手段として、あらゆる場合で合理性があるわけではありません。集積したいものの中には、高性能化するためにより進んだ技術を適用した方がよい機能もあれば、成熟した技術で十分な機能も、特殊な製造技術でないと作れない機能もあります。これらを無理に１チップ化しようとすれば、技術的難易度が高まると同時に、コストの上昇を招く結果になります。それぞれ最適な技術で前工程を行い、パッケージ上で集積すれば、システムソリューションを合理的方法で実現することができます。こうしたパッケージレベルで多機能を集積した半導体は、SiP（System in Package）と呼ばれます。

さらに近年では、別チップで構成して当たり前だったプロセッサとメモリーを高バンド配線でつないで１パッケージ化するニーズが急激に高まってきています。大部分のコンピュータは、処理対象となる命令やデータを処理するたびにメモリーからプロセッサへと伝送する「フォン・ノイマン・アーキテクチャ」を採用しています。ところが、莫大な演算能力が求められる高度なAI処理などを実行する際に、この伝送工程が「フォン・ノイマン・ボトルネック」と呼ばれる阻害要因として顕在化しつつあります。この状態では、いかに高性能なプロセッサ、高速・大容量なメモリーを利用してもシステム性能を高めることができません。そこで、パッケージ内での集積が求められるようになってきています。将来は、両者の間を光配線でつなぐ構想もあり、その際には、さらに先進的なパッケージ技術が必要になってきます。
 

新たなニーズに応えるため、多種多様なパッケージ技術が次々と開発されています。近年では、パッケージ内配線や封止剤、放熱部材、チップ間やプリント基板との間の接続端子などに新材料や新構造を導入する例が相次いでいます。ここからは、こうした中で、半導体チップの価値向上に特に大きな影響を及ぼす可能性のある2つの技術にフォーカスして、技術開発の動向とチップの進化に与えるインパクトを解説します。
 

まず、従来のFC-BGA（Flip Chip-Ball Grid Array）に代わり活用例が増えてきた、３次元実装用パッケージ関連の技術です。複数個のチップを１個のパッケージ内に集積する際に、2.5Dや3Dといった立体的に複雑な構造を持つパッケージが利用されるようになりました（図3）。現在実用化している最先端パッケージには、概ね以下の5つが、応用で求められる要件に応じて使い分けられています。
 

図3　実用化している2.5Dと3Dパッケージ技術、およびその応用分野
 

1番目は、超高密度FO-WLP（Fan Out - Wafer Level Package）と呼ばれるパッケージです（図3中の「高密度なFO-WLP」を参照）。PoP(Package on Package)構造でパッケージを複数段に積層し、微細配線パターンを形成した再配線層(Re-Distribution Layer：RDL)を介して、チップ間の高速伝送を可能にします。代表例は、TSMCの「InFO」などです。

2番目は、RDLインタポーザを利用した2.5D実装技術です（図3中の「2.5D RDLインタポーザ」を参照）。ビルドアップ基板上にチップ間の伝送に向けたRDLインタポーザを搭載し、チップ間での高速伝送を実現します。主に、CPUやSoCとHBM（High Bandwidth Memory）の間を広帯域でつなぐ用途などに利用されています。TSMCの「CoWoS-R」などが代表例として挙がります。

3番目は、埋め込みSiインタポーザのブリッジをビルドアップ基板内に埋め込み、それを介してチップレットを接続する2.5D実装技術です（図3中の「2.5D Siインタポーザ」を参照）。チップレット間をつなぐ部分だけに限定して高価なSiインタポーザを利用するため、コストを低減しながら、RDLインタポーザを超えるデータ伝送速度の向上が可能です。大規模チップの製造などに適用されています。代表例は、Intelの「EMIB」やTSMCの「CoWoS-L」などです。

4番目は、大面積・多層のSiインタポーザをビルドアップ基板上に積層し、そこを介してチップレット間を接続する2.5D実装技術です（図3中の「2.5D 埋め込みSiブリッヂ」を参照）。SiインタポーザにはTSV(Through Si Via)を形成して最短距離での高速伝送を実現します。大規模のチップをチップレットに個片化して、相互に複雑かつ高速に接続する用途に適用される例が多く、チップの規模が大きくなりがちな高い演算性能が求められるAI処理用GPUやHPC向けCPUを、HMBと共にパッケージングする用途などに使用されています。代表例はTSMCの「CoWoS-S」などです。

5番目は、3D積層実装したSiP技術です（図3中の「3D積層SiP」を参照）。2.5D用のSiインタポーザの代わりにCPUなどの能動素子であるICを用いて、その上にCPU以外のチップを実装する構造です。インタポーザとしての役割を担うチップには、TSVを形成してビルドアップ基板に実装します。このため、TSVの配置を想定したチップ設計が必須になります。Intelの「Foveros」やTSMCの「SoIC」などが代表例です。
 

次は、「チップレット」と呼ばれる、従来1チップ化されていた大規模チップをあえて複数個の個片に分割し、パッケージ上でインタポーザを介して接続して大規模チップを作り上げる技術です（図4）。先進パッケージ技術を効果的に利用して価値あるSiPを設計・製造するために使われます。
 

図4　チップレットのコンセプト
出所：SE-Ho You (Samsung), “From Package-Level to Wafer-Level Integration”, IEDM2020, SC1
 

がんばれば1チップ化できる機能をあえて個片化する点がチップレットのコンセプトの肝になりますが、そんな不思議なことをする理由には明確な理由があります。

最大の理由は、大規模チップをあえて個片化することで、半導体チップ製造時の歩留まりを改善できるからです。同じ微細加工技術で作れば、製造中に、ほぼ一定の確率でチップ上の任意の場所で不良が発生します。そして、チップ面積（チップレット）が大きいほど、不良チップが生まれる頻度は高くなり、歩留りが下がります。ここで重要な点は、たとえチップの一部に不良が発生しただけでも、チップ全体が不良となってしまう点です。そこで、大規模回路を一括形成せずに個片化して面積を小さくして、チップレット製造後に寄せ集めた方が大規模回路全体の歩留まりは高まる可能性があるのです。

また、異なるプロセスノード（微細加工技術の世代）、異なるプロセス技術（ロジック、メモリー、アナログIC、RF回路、パワー半導体など）のチップレットを組み合わせた大規模回路を、1つのパッケージに収めることも可能になります。こうした異種回路の集積技術は「ヘテロインテグレーション（HI）」と呼ばれています。

チップレットは、次世代の半導体産業を支える中核技術であるとみなされています。多様なチップレットをさまざまなメーカーから集めて相互接続できるようにするため、チップレット間インタフェースの通信方式の標準化が進んでいます。既に、オープンなチップレットエコシステムの構築を狙うコンソーシアム「UCIe」が設立され、最初の仕様である「Universal Chiplet Interconnect Express（UCIe） 1.0」が公開されました。

さらに、チップレットの利用をさらに高度化するための新たな要素技術も投入されていく見込みです。複数のチップレットをより高性能でつなぐため、チップやチップレットを載せるパッケージの土台となるコア基板の材料を、従来の樹脂から、高温環境下にも耐える微細配線を形成可能なガラス基板に替える動きが出てきています。
 

これまで必要不可欠でありながら、どちらかと言えば軽視されがちだった半導体パッケージ技術ですが、いまや半導体の進化を牽引する技術になりました。半導体メーカーも、材料メーカーも、装置メーカーも、この領域の技術開発とビジネス開発に大きなリソースを投入するようになりました。これから、技術革新はさらに加速していくことでしょう。

最新の技術や製品の情報を入手するには、展示会への参加が効率的です。ネプコンジャパンは電子機器・半導体・パワーデバイスなどの最新技術を持った企業が1,800社出展している、アジア最大級の展示会です。年に4回、東京・大阪・名古屋で開催しております。気になる製品があれば、その場で商談も可能です。ぜひ足を運んでみてはいかがでしょうか？

次回は東京！９月1７日(水)～1９日(金)に幕張メッセで開催

監修・執筆者情報

監修：高橋 良和

経歴：
東北大学　国際集積エレクトロニクス研究開発センター　研究開発部門長　教授
文部科学省　革新的パワーエレクトロニクス創出基盤技術研究開発事業パワエレ回路システム領域「脱炭素社会に貢献する集積化パワーエレクトロニクス」研究代表

執筆：伊藤 元昭　

経歴：富士通株式会社にて、半導体エンジニアとして、宇宙開発事業団（現JAXA）の委託による人工衛星用耐放射線半導体デバイスの開発に従事。日経BP社にて、日経マイクロデバイスおよび日経エレクトロニクスの記者、副編集長、日経BP半導体リサーチの編集長を歴任。

▼この記事をSNSでシェアする